riscv-rtl-lint

What problem does it solve?

RISC-V RTL 构建和语法检查技能，帮助自动化流水线在生成 Verilog RTL 代码后执行 Verilator 语法检查，提升设计验证效率。

Core Features & Use Cases

• RTL 构建: 使用 sbt 生成 Verilog RTL 代码并输出到 generated/ 目录，验证结果可靠性。
• 语法检查: 使用 Verilator 进行 lint 检查，指定顶层模块并捕获潜在问题。
• Use Case: 在 RISC-V 项目中将模块从 Gen 生成到 Verilog 文件并进行语法把关，确保设计进入后续仿真阶段。

Quick Start

Run sbt "runMain <Module>Gen" to generate RTL and place Verilog files in generated/, then lint with Verilator using --top-module <Module>.