riscv-sim-run

What problem does it solve?

本技能提供在 Verilator 环境下对 RISC-V RTL 设计进行仿真验证的自动化支持，简化从编译到日志分析的流程。

Core Features & Use Cases

• 进行已编译的仿真可执行文件的运行，例如 ./sim/build/V<模块名>
• 自动记录日志到 sim/logs/sim_result.log 并分析结果
• 在 RISC-V RTL 自动化流水线的验证阶段提供快速的结果判断

Quick Start

编译并确保可执行仿真文件存在后直接运行仿真以生成并保存日志。